[经验交流] IC封测工厂中典型的ESD损坏风险简析

[复制链接]
575 0 copper_hou 发表于 2018-10-22 14:03:17
关键词:
ESD(Electro-Static Discharge,静电放电),IC(Integrated Circuit,集成电路,俗称芯片),CDM(Charged Device Model,器件带电放电模型)  电子制造工业对ESD防护的需求,完全是随着IC微电子器件的诞生而产生,以及IC技术工艺的发展而不断加强。   而IC之所以对ESD敏感,主要IC结构中大量的MOS管结构对ESD最为敏感,确切的说是MOS管中的每个绝缘层(以SiO2最为常用)最容易被静电所损坏。
  与SiO2为例,它可以承受的最大静电作用程度是静电场-5E8 V/m。以100nm厚的SiO2为例,对应的静电压达到50 V时,SiO2绝缘层即容易被静电击穿而损坏(由完好的绝缘性变为半导体或导体特征)。而当前业内的IC器件已经很多采用几个nm的制程技术,其内部绝缘层可以承受的静电压也就降至几V(当前IC成品可以承受上百V的静电是内部加入了相应的ESD保护电路而实现)。
Typical ESD induced IC dielectric layer breakdown.png
图1. IC器件中MOS管绝缘层被ESD损坏的机理图示
A Typical MOSFET Structure in IC.png
图2. IC器件中典型的MOS管结构图示
  而IC封测工序中最为典型的ESD损坏情形为CDM ESD,集中位于Wire bonding工序与各种上电检测工序(如Functional testing,Burn-in)。其ESD发生机理简述为:
1) Wire bonding工序的CDM ESD情形:Die由于前工序的操作带上高静电,在与wire bonder的接地金线焊接导通时,即发生静电放电;
2) 电测工序的CDM ESD情形:IC由于前工序的操作或IC loading至testing sockets中的操作,使得IC带上高静电,在IC的pins/pads与电测机的接地testing pins发生接触导通(往往时某个pin首先导通)时,即发生静电放电。
Simplified ESD Schematic of an IC in practical CDM of manufacturing.png
图3. IC封测工厂中典型的CDM ESD机理图示
  而IC封测工厂应对CDM ESD对Die/IC的损坏,主要的解决方案就是采用可行的措施降低Die/IC的静电带电水平,尤其是在发生静电放电的关键时刻。
发消息 收听TA 回复

使用道具 举报

您需要登录后才可以回帖 登录 | 立即注册

本版积分规则

加入我们,

发现科技可以让生活更美好...

立即注册

如果您已拥有本站账户,则可

推荐阅读

中立 专业 诚实 善良

© 2009-2016 211ic.com

联系邮箱:iccountry@211ic.com

官方客服微信:hr211ic

沪ICP备14040998号-1

社会化关�

新浪微博 | 知乎专栏

微信扫一扫关注我�
小黑屋|手机版|Archiver|广告联系|半导体技术天地| 中国半导体论坛 ( 沪ICP备14040998号-1 )  

沪公网安备 31011702001558号

返回顶部 返回列表